一分钟新闻
▶ IBM公布了面向2029年投运的容错量子计算机“Starling”的开发进展。
▶ Starling的设计目标是以200个逻辑量子比特执行规模达1亿次的量子运算。
▶ 最大变化在于处理器设计：每个量子比特的连接数从6个减至5个，逻辑错误率预计降低20至100倍。
▶ 超导电路的核心部件约瑟夫森结数量也从约5000个减至2000个，减少了60%。
IBM公布了容错量子计算机“Starling”的阶段性成果，该系统计划于2029年投入运行。IBM本月在研究博客中表示，公司在器件物理、量子处理器、纠错解码器、模块间连接、低温冷却与布线、控制电子设备等六个领域取得了技术进展。
关键在于设计出能够减少错误、同时扩大量子计算机规模的方案。IBM改进了量子比特连接结构，并将核心部件数量减少了60%。在连接不同量子处理器的实验中，公司也取得了成果。
Starling的目标是利用200个逻辑量子比特执行规模达1亿次的量子运算。IBM在保留基本架构的同时，持续改进各个部件和处理器设计。公司表示，这些成果验证了其所选择的技术研发方向是可行的。
◆ 量子计算机面临的最大挑战是“纠错”
量子计算机以不同于传统计算机的方式处理信息。传统计算机使用以0和1表示信息的比特，而量子计算机则使用能够处于量子力学叠加态的量子比特（qubit）。
问题在于，量子比特对外部环境极为敏感。热量、电磁噪声等细微干扰都可能改变其量子态，导致运算错误。运算时间越长，错误累积的可能性也越大。要稳定地执行复杂计算，就需要能够发现并纠正错误的技术。
为解决这一问题，需要使用“逻辑量子比特（logical qubit）”。逻辑量子比特是一种信息单元，它将量子信息分散存储在多个物理量子比特中，并通过相应结构检测和纠正错误。即使个别量子比特发生错误，也能保护整体信息。
技术挑战在于所需物理量子比特的数量。采用传统纠错方式时，稳定实现一个逻辑量子比特可能需要数百个以上的物理量子比特。IBM希望借助其2024年发表于国际学术期刊《自然》的量子低密度奇偶校验（qLDPC）码来解决这一问题。
IBM表示，在逻辑错误率相同的条件下，应用于Starling的qLDPC结构可将物理量子比特用量降至现有方案的约十分之一。2025年，公司还公布了将该纠错码应用于实际硬件的模块化设计：将量子存储器与逻辑处理单元（LPU）组成一个模块，再将多个模块连接起来。
◆ 核心部件减少60%……芯片良率预计提高4倍
此次公布的成果中，最引人注目的是量子处理器设计的改进。IBM改进了qLDPC纠错码，将每个量子比特所需的连接数从6个降至5个。公司表示，尽管连接结构更为简单，逻辑错误率却比原先降低了20至100倍。
超导电路所用的约瑟夫森结（Josephson junction）数量也大幅减少。约瑟夫森结是在超导体之间设置一层薄绝缘层的结构，在超导量子比特形成和控制量子态的过程中发挥重要作用。
IBM改进了耦合器设计，将处理器所需的约瑟夫森结数量从约5000个减至2000个，降幅达60%。部件数量减少有望带动制造良率提升。
IBM假设每个约瑟夫森结正常工作的概率为99.95%，据此估算完全正常工作的芯片比例。采用5000个结的原有设计，预计约每12个芯片中有1个能够完全正常工作；将结的数量减至2000个后，预计约每3个芯片中有1个能够正常工作。也就是说，完全正常工作的芯片比例有望从约8.3%升至33.3%。
这一数字并非实际量产结果，而是根据单个约瑟夫森结的良率推算得出的预测。IBM还将用于连接芯片上相距较远的量子比特的“c耦合器”长度延长至20毫米，从而缓解量子比特与连接部件必须密集排布所带来的设计限制。
耦合器经过的布线层由原来的2层增至3层，未来计划增加到4层以上。IBM根据这些成果重新设计了模块化量子处理器，旨在降低制造风险、提高生产良率。
◆ 测试芯片性能提升……错误率仍是挑战
IBM还公布了去年发布的测试用量子处理器“Loon”的测量结果。Loon是一款用于验证qLDPC纠错所需量子比特初始化电路和长距离连接技术的芯片。
测量结果显示，量子比特失去能量并发生弛豫的时间T1约为200微秒。门错误率中位数约为0.3%。而Starling的目标性能是T1达到毫秒级，门错误率达到0.01%出头。
IBM表示，在此前的Heron和Nighthawk处理器上，门错误率最低曾降至0.04%。将Loon测得的性能提升至Starling的目标水平，相关工作仍在进行中。
芯片内部连接技术方面则传来了积极进展。c耦合器谐振器的品质因数（Q）超过了1000万。品质因数用于衡量谐振器损失能量的多少，数值越高意味着能量损失越少。
IBM表示，信号通过耦合器布线层时产生的额外损耗也很小。这证明了实现复杂连接结构的可能性。
◆ 开发专用2纳米半导体
量子纠错还需要用于检测错误的软件和专用运算装置。对量子计算机测得的信息进行分析、判断发生了何种错误的算法，称为“解码器”。
IBM改进了2025年公布的“Relay-BP”解码器。在最新研究中，公司发现，无论是存储量子信息的存储器操作，还是测量操作，纠错性能都几乎相同。IBM表示，目前已确认的解码算法性能达到了Starling的要求。
下一步是让该算法在实际量子计算机上实时运行。为此，IBM正利用2纳米纳米片工艺开发专用集成电路（ASIC）。ASIC是为执行特定任务而设计的半导体，在Starling中将用于快速分析量子运算期间产生的错误。
尽管解码器算法已达到要求的性能，但实时纠错系统整体尚未完成。
◆ 连接两台量子处理器
要扩大量子计算机规模，就必须连接多个处理器。IBM正在开发用于连接不同模块的长距离连接装置“l耦合器”。
近期，IBM成功使用4个l耦合器连接两台Nighthawk处理器。连接实验测得的平均错误率为1%，最佳结果为0.7%。
IBM使用了具有磁屏蔽功能的高品质同轴电缆。与此前的实验相比，原始错误率降低了约一半。公司特别将反复安装连接装置仍能获得稳定性能视为一项重要成果。
Starling每个模块需要100多个l耦合器，目标错误率为0.1%。与目前1%的平均错误率相比，还需要再降低10倍。在大幅增加连接装置数量的同时降低错误率，仍是Starling开发面临的核心挑战。
◆ 冷却装置也采用模块化设计
量子处理器要稳定运行，需要处于极低温环境。今年，IBM公布了一种新的模块化低温恒温器（cryostat），用于连接多台量子处理器。
该装置采用长方体结构，取代了传统的圆筒形设计，以便将多个冷却装置并排连接、扩展系统规模。冷却引擎、真空外壁以及屏蔽和布线结构也被分开设计，以提高多个装置组装时的稳定性。
冷却装置之间还设置了供l耦合器穿过的专用通道，并改进了布线结构。据IBM介绍，一个冷却装置分区最多可容纳约1.54公里长的布线。Nighthawk r2需要约1.38公里，后续型号r3预计需要约6.18公里。
IBM以柔性排线替代传统同轴电缆，并通过不断改进设计提高了布线密度。截至2026年11月，两台通过l耦合器相连的Nighthawk r2处理器正在新的模块化冷却装置内冷却。测得的l耦合器品质因数约为100万至200万。
Starling最终计划最多连接12个冷却模块。IBM还在将用于控制的半导体移入低温设备内部。
目前，量子计算机主要由室温控制设备发送信号来操控量子比特。这一过程需要大量布线，也可能产生噪声。IBM开发了可在低温环境下运行的控制ASIC。
此前的实验中，ASIC控制了Heron处理器约一半的双量子比特门。最新ASIC的门性能达到或超过了室温控制设备。IBM计划未来构建由CPU、FPGA和ASIC组成的模块化实时控制系统。
IBM公布的容错量子计算机“Starling”实时控制系统设计图。该架构结合CPU、FPGA和ASIC，用于控制量子运算并处理纠错信息。（图片：IBM）
◆ 目标于2029年推出Starling……剩余挑战是大规模集成
IBM的量子计算机开发路线图正按阶段推进。公司的计划是：2026年推出将量子存储器与逻辑处理单元结合的模块化处理器“Kookaburra”，2027年推出连接多个模块的“Cockatoo”，并于2029年实现Starling。
Starling的目标是打造一套容错系统，以200个逻辑量子比特为基础执行规模达1亿次的量子运算。要实现这一目标，就必须进一步降低单个处理器的错误率，并确保大量连接装置稳定运行。实时纠错、低温控制和大型冷却系统也必须集成为一台完整设备。
IBM将此次公布的c耦合器技术验证、约瑟夫森结数量减少、解码器算法达到性能要求、处理器间连接，以及模块化冷却与控制技术开发列为主要成果。
IBM还在持续研究改进逻辑处理单元，以及减少魔态注入所需的额外资源。魔态注入是在经过纠错的量子计算机中实现多种运算所需的关键技术。
IBM表示，Starling的基本架构保持不变，目前的研究成果也为其开发方向提供了支持。能否在2029年实现目标，取决于能否将各项技术整合进实际的大规模系统，并确保其稳定运行。